新聞中心

EEPW首頁 > 模擬技術 > 設計應用 > 非常見問題:SAR ADC的隔離

非常見問題:SAR ADC的隔離

作者:Wilfried Platzer(ADI公司 高級現場應用工程師)時間:2021-10-18來源:電子產品世界收藏

作者簡介:Wilfried Platzer曾在德國卡爾斯魯厄學習信息技術,側重于射頻技術。他1997年開始在ITT工作,后來在TDKMicronas工作。Wilfried擔任過多種職務,從現場應用工程師開始,然后專注于混合信號IC的概念和系統架構工程設計。11年后,他跳到Auma從事電子預開發工作。2015年,他加入凌力爾特公司(現為ADI公司的一部分)。目前,Wilfried是ADI公司的高級現場應用工程師,負責為瑞士提供區域支持。聯系方式:wilfried.platzer@analog.com。

本文引用地址:http://www.pfaennle.com/article/202110/428884.htm

問題:如何為 增加隔離而不損害其性能?

1634546027148309.png

答案:對于隔離式高性能,一方面要注意隔離時鐘,另一方面要注意隔離電源。 傳統上被用于較低采樣速率和較低分辨率的應用。如今已有1 MSPS 采樣速率的快速、高精度、20 位 ADC, 例如LTC2378-20, 以及具有32位分辨率的過采樣 ADC,例如LTC2500-32。將ADC 用于高性能設計時,整個信號鏈都需要非常低的噪聲。當信號鏈需要額外的隔離時,性能會受到影響。

關于隔離,有3 方面需要考慮:

●   確保熱端有電的隔離電源

●   確保數據路徑得到隔離的隔離數據

●   ADC(采樣時鐘或轉換信號)的時鐘隔離,以防熱端不產生時鐘

隔離電源(反激拓撲與推挽拓撲的比較)

對于傳感器應用,隔離電源通常在10 W 以下范圍內。

反激式轉換器被廣泛用于隔離電源。圖1 顯示了反激式轉換器簡單可行的特點。該拓撲的優勢是只需要很少的外部元件。反激式轉換器只有1 個集成開關。該開關可能是影響信號鏈性能的主噪聲源。對于高性能模擬設計,反激式轉換器會帶來很多斷點,引起電磁輻射(稱為EMI),這可能會限制電路的性能。

1634546117708573.png

圖1 典型的反激式轉換器拓撲

圖2 顯示了變壓器L1 和L2 中的電流。在初級(L1)和次級(L2)繞組中,電流在短時間內從高值跳變為零。電流尖峰可以在圖3 的I(L1)/I(L2)跡線中看到。電流和能量在初級電感中累積,當開關斷開時,它們被傳輸到次級電感,產生瞬變。需要降低開關噪聲效應導致的瞬變,因此,設計中必須插入緩沖器和濾波器。除了額外的濾波器之外,反激拓撲的另一個缺點是磁性材料的利用率低,而所需的電感較高,因此變壓器較大。此外,反激式轉換器的熱環路也很大,不易管理。有關熱環路的背景信息,請參閱應用筆記AN139[1]

1634546184353644.png

圖2 LT8301在變壓器繞組中切換電流

反激式轉換器的另一個挑戰涉及開關頻率變化。圖3 顯示了負載變化引起的頻率變化。如圖3a 所示,t1 < t2。這意味著fSWITCH 隨著負載電流從較高負載電流I 1 減小到較低負載電流I 2 而變化。頻率的變化會在不可預測的時間產生內部噪聲。此外,頻率也會因器件不同而異,這使得更難以對其進行濾波,因為每個PCB 都需要調整濾波。對于一款5 V 輸入范圍的20 位SAR ADC,1 LSB 相當于大約5 μV。EMI 噪聲引入的誤差應低于5 μV,這意味著為精密系統隔離電源時,不應選擇反激拓撲。

1634546235762878.png

圖3(a)LT8301頻率變化,(b)從2.13 ms到2.23 ms的頻率變化的特寫

還有其他電磁輻射干擾較低的隔離電源架構。就輻射而言,推挽式轉換器比反激式轉換器更合適。像LT3999 這樣的推挽式穩壓器提供了與ADC 時鐘同步的可能性,有助于實現高性能。圖4 顯示了隔離電源電路中的LT3999 與ADC 采樣時鐘同步的情況。請記住,初級到次級電容為開關噪聲提供了一個避免共模噪聲效應的返回路徑。該電容可以在PCB 設計中利用重疊的頂層平面和第2 層平面實現,以及/ 或者利用實際電容實現。

1634546339230457.png

圖4 具有超低噪聲后置穩壓器的LT3999

圖5 顯示了變壓器處的電流波形(初級側和次級側電流),它更好地利用了變壓器,提供更好的EMI行為。

1634546370644961.png

圖5 LT3999電流波形

圖6 顯示了與外部時鐘信號的同步。采集階段的末端與同步引腳的正邊沿對齊。因此,將有一個大約4 μs 的較長安靜時間。這使得轉換器可以在該時間范圍內對輸入信號進行采樣,并將隔離電源的瞬變效應降至最小。LTC2378-20 的采集時間為312 ns,非常適合<1 μs 的安靜窗口。

1634546413158068.png

圖6 LT3999及其與同步引腳的切換關系

數據隔離

數據隔離可以使用數字隔離器實現,例如ADuMx系列數字隔離器。這些數字隔離器可用于SPI、I2C、CAN 等許多標準接口,例如ADuM140 可用于SPI 隔離。為了實現數據隔離,只需將SPI 信號SPI 時鐘、SDO、SCK 和Busy 連接到數據隔離器。在數據隔離中,電能通過感性隔離柵從初級側傳輸到次級側。需要添加電流返回路徑,這由電容來完成。該電容可以在PCB 中利用重疊平面實現。

時鐘隔離

時鐘隔離是另一項重要任務。如果使用1 MHz 采樣速率的20 位高性能ADC,例如LTC2378-20,可以實現104 dB 的信噪比(SNR)。為了實現高性能,需要無抖動時鐘。為什么不應使用像ADuM14x 系列這樣的標準隔離器?標準隔離器會增加時鐘抖動,從而限制ADC 的性能。更多詳細信息請參見設計筆記DN1013[1]圖7 顯示了不同頻率、不同類型時鐘抖動下SNR的理論極限。像LTC2378 這樣的高性能ADC 的孔徑時鐘抖動為4 ps,在200 kHz 輸入下理論限值為106 dB。

1634546495465662.png

圖7 時鐘抖動與ADC性能的關系

圖8 顯示的標準時鐘隔離器概念包括:

●   像ADuM250N 這樣良好的標準數字隔離器的抖動為70 ps rms。對于100 dB SNR 目標,由于時鐘抖動,信號采樣速率限制為20 kHz。

●   像LTM2893 這樣優化的時鐘隔離器提供30 ps rms 的低抖動。對于100 dB SNR 目標,現在的信號采樣速率為50 kHz,在全部SNR 性能下可提供更多帶寬。

1634546543907718.png

圖8 使用標準隔離器實現時鐘隔離

●   圖9:對于更高的輸入頻率,應使用LVDS 隔離器。ADN4654 提供2.6 ps 抖動,接近ADC 的最佳性能。在100 kHz 輸入時,時鐘抖動導致的SNR 限值將是110 dB。

1634546594782800.png

圖9 使用LVDS時鐘隔離器實現時鐘隔離

●   圖10:使用PLL 凈化時鐘。ADF4360-9 可以幫助減少時鐘抖動。

1634546648208357.png

圖10 使用額外PLL凈化時鐘抖動的時鐘隔離圖10 使用額外PLL凈化時鐘抖動的時鐘隔離

圖11 顯示了使用PLL 凈化時鐘的更詳細框圖。您可以將ADF4360-9 用作時鐘凈化器,并在輸出端增加1 個2 分頻器。AD7760 額定支持1.1 MHz。

1634546679967075.png

圖11 ADF4360-9用作時鐘凈化器

因此, 不能直接支持LTC2378 等1 MSPS SARADC。在這種情況下,低抖動觸發器會有幫助。它將時鐘2 分頻。

1634546728405883.png

圖12 觸發器用于降低時鐘以用于LTC2378

●   圖13:本地產生時鐘是獲得具有所需抖動性能的時鐘的另一個方案。本地時鐘生成會使時鐘架構更加復雜,因為它將異步時鐘域引入系統。例如,若要使用兩個單獨的隔離ADC,則時鐘的絕對頻率將會不同,必須增加采樣速率轉換以重新匹配時鐘。有關采樣速率轉換的一些細節,請參閱工程師對話筆記EE-268[2]

1634546773786654.png

圖13 隔離(熱)側的時鐘產生

高性能Sigma-Delta ADC的時鐘時鐘的類似問題也適用于高性能Sigma-DeltaADC,如AD7760。這里,重要的時鐘信號是無抖動過采樣時鐘,例如40 MHz。這種情況下不需要額外的分頻器。

結論

隔離式高性能ADC 需要仔細設計隔離方案并選擇隔離技術,以實現高于100 dB 的高性能SNR。應特別重視隔離時鐘,因為時鐘抖動的影響可能會破壞性能。其次應注意隔離電源,簡單的隔離拓撲(如反激)會引入高EMI 瞬變。為了獲得更好的性能,應使用推挽式轉換器。還需要關注數據隔離(盡管不太重要),可用標準器件能提供良好性能,對整體系統性能的影響較小。介紹這三個隔離主題有助于設計人員提出高性能隔離系統解決方案。

參考文獻:

[1] KUECK C. 應用筆記AN139: Power supply layout and EMI[R/OL].https://www.analog.com/media/en/technicaldocumentation/application-notes/an139f.pdf

[2] REDMAYNE D,TRELEWICZ E,SMITH A.設計筆記 DN1013: Understanding the effect of clock jitter on high speed ADCs[R/OL].https://www.analog.com/media/en/reference-design-documentation/design-notes/dn1013f.pdf

[3] PRABHUGAONKAR A V.工程師對話筆記EE-268:Programming asynchronous sample rate converters on ADSP-2136x SHA RC processors[R/OL].https:// www.analog.com/media/en/technical-documentation/application-notes/EE268v01.pdf

(本文來源于《電子產品世界》雜志2021年10月期)



關鍵詞: 202110 ADC SAR

評論


相關推薦

技術專區

關閉
动漫日语台词