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Teledyne e2v的宇航級DDR4的硬件設計指南

作者:Rajan Bedi 博士時間:2021-07-06來源:電子產品世界收藏


本文引用地址:http://www.pfaennle.com/article/202107/426742.htm

摘要

快速、高可靠和耐輻射的存儲是復雜空間邊緣計算系統的必備特性。DDR4 將使航天工業實現更高吞吐量的星上計算能力和更長的采集時間,從而支持全新的地球觀測、空間科學和電信應用,例如超高分辨率圖像、實時流媒體視頻和星載人工智能。

我之前介紹過面向宇航應用的 Teledyne e2v 的耐輻射 DDR4 (DDR4T04G72),可提供 4GB 的存儲容量,高達1.2GHz的時鐘頻率和 2.4GT/s 的數據速率(帶寬為 172.8Gb/s),本文將更深入地介紹這款宇航級 DDR4 存儲器的細節。

本文的第一部分將討論 SDRAM的技術實現,然后擴展到 DDR4 的架構和結構,因為 DDR4 包含了最新的架構和硬件特性,需要首先考慮這些要素以確保設計的正確性。

隨后,我將重點介紹 PolarFire FPGA 和 Teledyne e2v DDR4T04G72 之間點對點的連接的例子,以及多個 DDR4器件如何與一片 Xilinx KU060 FPGA 連接。

最后,我將介紹DDR4 相比于DDR3 的優點,以及單模式和多模式的DDR4 配置及容量。


我之前介紹過這款面向宇航應用的 DDR4,可提供 4GB 的存儲容量,高達 1.2GHz 的時鐘頻率和 2.4GT/s 的數據速率(帶寬為 172.8Gb/s)。與前幾代 SDRAM 相比,DDR4 包含新的架構和硬件特性,提高了容量、性能、可擴展性、系統可靠性和電氣效率。除了上述內容,本文還將討論時序和信號完整性,以及如何將這個存儲器和FPGA 連接,以確保電子設計的正確性。

SDRAM 的架構由多個存儲單元組成,這些存儲單元組織在一個二維的行和列的數組中,如圖 1 所示。要選擇一個特定的位,首先需找到相關的行,然后是相關的列。一旦選通所需的行,就可以訪問多個列,從而通過連續的讀/ 寫操作提高速度并減少延遲。

為了增加字的大小,存儲器包含多個數組,而當請求讀/ 寫訪問時,存儲器只需要一個地址來訪問每個數組中的某一位。為了增加總的存儲容量,SDRAM 的內部結構包含許多 bank,如下圖所示。這些交錯的 bank 進一步提高了性能,每一個 bank 都可以被獨立尋址。

圖1 SDRAM 的bit cell 和 DDR 芯片的結構

SDRAM 的核心速度比它的 I/O 速率慢。在每個列指令期間可訪問多個數據字,然后這些數據被序列化到接口。DDR4基于 8n 預取架構,每個時鐘周期在 I/O 傳輸兩個 n 位寬的數據字。一個讀/寫操作包括一個單獨的 8n 位寬、4 個周期的在DRAM核心上的傳輸操作和對應的8 個n 位、一個半周期的I/O 端口傳輸操作。

DDR4擴展了上述 SDRAM架構,引入了 bank 組的概念,允許在一個組中預取8個,并在另一個組中獨立執行另一個操作。實際上,DDR4時分復用其內部的 bank 組,以隱藏內部核心比 I/O 端口傳輸8個字需要更多的時間這一事實。與 DDR3相比,DDR4 通過更多的 bank 和更小尺寸的行,使器件能夠以更高的速率訪問不同的bank,從而提高性能。 DDR4 存儲器的結構如下圖所示。為了支持更大的存儲容量而不增加額外的地址引腳,DDR4 使用全新定義的 ACT_n輸入到命令管腳 RAS、CAS 和 WE 的復用地址。如果 ACT_n 為低,這些輸入被分別用作地址 A16、A15 和 A14 腳。如果ACT_n 為高,它們則恢復為SDRAM 命令真值表中指定的正常功能。

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圖 1 EV12AQ600 的不確定性源和積累延遲

Teledyne e2v的4GB耐輻射DDR4T04G72是一款包含5個裸片的MCP,其中4個分別提供 1GB(8Gb)的存儲(512Mb x 16 位),組成2組,每組有4個 bank,如上圖所示。為了提高可靠性,它使用72位的數據總線,包含64位數據和8位錯誤檢測修復。這個ECC功能在第5片裸片中實現。該器件使用一個內部的8n預取緩沖以最大限度地高速運行,并提供可編程的讀、寫和附加延遲。

DDR4引入了一些硬件特性以降低功耗。首先,I/O供電(VDDQ)從DDR3使用的1.35V降低到1.2V。增加了一個獨立的2.5V供電Vpp,用來激活內部字線并降低10%的功耗。數據總線的 I/O 電氣接口從推挽 SSTL 變為下圖所示的偽開漏(POD)信號。通過截止到VDDQ而不是1/2的VDDQ,信號擺動的幅值和中心可根據不同設計的需要定制。POD的I/O降低了驅動數據時的開關電流,因為只有0時才消耗功率。DDR4還提供數據總線倒置,以分配更少的位,降低熱量和功耗。通過減少開關的次數,可減少噪聲,并實現更干凈的數據眼圖。

圖3 DDR3 的推挽 I/O 信號(左)vs. DDR4 的POD(右)

總的來說,降低的VDDQ電壓、使用外部Vpp供電操作字線、使用POD信號和VDDQ截止,以及前面討論的更小的行尺寸和激活電流,都使得DDR4的整體功耗比DDR3 SDRAM大大降低。在類似的數據速率下,DDR4 器件大約減少了30%的功耗。這使得用戶可以實現更高的速度,或以更低的功耗實現相同的性能。我們可提供DDR4T04G72的功耗預測表和ICEPAK/ECXML熱模型。

在系統的層面,DDR4提供了更高的可靠性、可用性和可服務(RAS)。數據總線在寫操作時的CRC錯誤檢測和命令、地址總線的奇偶校驗如下圖所示。與DDR3不同,DDR4可被配置為當檢測到奇偶校驗錯誤時停止命令。

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圖4 DDR4 提供的系統級錯誤檢測

對于那些在存儲器的生命周期里無法使用ECC修復的軟錯誤,DDR4提供了一個“包后修復”的功能來糾正出現故障的行。這不僅提高了系統的可靠性和壽命,而且提供了一種進一步防止單粒子翻轉的機制。

DDR4還提供了連接性測試模式(CT),用來在不調用SDRAM的初始化序列的情況下檢查內存和控制器之間的PCB走線的連續性。傳統的邊界掃描測試在每個時鐘周期串行移入和移出測試序列,與之不同,CT模式使用更快的并行接口。

DDR4的I/O接口是真正的源同步設計,使用雙向數據選通DQS,每個時鐘周期捕獲兩次數據。在寫操作時,DQS由存儲器輸出,與數據相關;對于寫操作,DQS由以數據為中心的控制器提供,提供同步參考。為了保證數據速率增加、幅度減小時的數據完整性,時鐘和strobe信號是差分的,以抵消共模噪聲。在PCB層面,DQS對數據總線有相同的負載,布線方式類似。其余的地址、命令、控制和數據信號依然工作在單端模式,更容易受到噪聲、串擾和干擾的影響。

在PCB布線之前,需決定為布線不匹配留出多少時間余量,這一點很重要。我們可以考慮時間占整個周期的比例,例如時鐘頻率是1.2GHz 時,一個周期是833ps。對于FR4的典型飛行時間是6.6ps/mm,所以1mm的走線大約消耗整個周期的1.6%。如果您的設計并不要求實現性能的極限,您可以為整體的線長不匹配留出較大的余量,以提高布線靈活性,簡化布線的工作。

當計算PCB的傳遞延遲時,需注意內層(帶狀線)和外層(微帶線)的延遲不同,因為它們的有效介電常數不同。過孔引入了Z方向上額外的長度,需匹配的線上的過孔數目應該相同,并有著相同的跨度,以忽略它們對整體時間特性的影響。

在加工PCB之前,建議進行布線后仿真,以確認時間余量和信號完整性。Teledyne e2v可提供DDR4T04G72的IBIS和Spice模型,使您可在設計早期確認電氣和時序是否滿足要求。我是用Mentor Graphics(現在是 Siemens)的Hyperlynx Linesim和Boardsim分別驗證布線前和布線后的信號完整性,優化終端和驅動能力,并驗證時間余量,以便在投產前確認沒有問題。目前,另一種EBD模型也正在開發中。

為了驗證使用內部布線層的控制器和存儲器之間的信號完整性,可參考PolarFire耐輻射FPGA與單片DDR4T04G72連接 的數 據線 的Linesim預測的眼圖(圖 5)。多個DDR4設備也可通過各自的IP控制器連接到單片FPGA上。

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圖5 PolarFire 和 DDR4T04G72 的點對點連接

為了增加總體的存儲容量,相同的軟IP可控制fly-by或clamshell拓撲的多個DDR4器件,即公共時鐘、地址、控制和數據信號,而每片SDRAM有各自的片選輸入信號,如下圖所示。在這種情況下,傳輸線更長,容性負載更大,因此需要通過仿真來確定所需的驅動器電流強度。每個KU060 DDR4控制器的最大數據總線寬度是80位,可訪問最多5個外部存儲器,而FPGA可實例化其中的兩個IP。

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圖6 多個DDR4 器件與Xilinx KU060 FPGA 的連接

Xilinx提供了一個視頻,演示如何實例化一個DDR控制器及其資源,以計算最大速率和可連接到FPGA的外部SDRAM設備的數量。PolarFire 的DDR4 IP提供了72位的數據總線寬度,允許上述的4 個DDR4T04G72的連接。

當DDR4T04G72連接到Xilinx的KU060或Microchip的PolarFire耐輻射FPGA時,數據速率分別為1.33GT/s和1.86GT/s時的存儲容量和帶寬如表1所示。可在FPGA中實例化的DDR4 IP的總數取決于您I/O使用的具體情況,所以請使用 Vivado? Design Suite 或 Libero? SoC確認您的配置。NanoXplore的NG-Ultra也將支持DDR4SDRAM。

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表1 系統存儲容量和帶寬

Xilinx提供了一個視頻,演示如何實例化一個DDR控制器及其資源,以計算最大速率和可連接到FPGA的外部SDRAM設備的數量。PolarFire 的DDR4 IP提供了72位的數據總線寬度,允許上述的4 個DDR4T04G72的連接。

當DDR4T04G72連接到Xilinx的KU060或Microchip的PolarFire耐輻射FPGA時,數據速率分別為1.33GT/s和1.86GT/s時的存儲容量和帶寬如表1所示。可在FPGA中實例化的DDR4 IP的總數取決于您I/O使用的具體情況,所以請使用 Vivado? Design Suite 或 Libero? SoC確認您的配置。NanoXplore的NG-Ultra也將支持DDR4SDRAM。

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圖7 DDR4 的命令、地址和控制信號的Fly-by 終端

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圖8 DDR4 的差分時鐘輸入的 Fly-by 終端

DDR4有片上的核心和I/O的電容,因此,沒有必要為每對功率引腳分配外部電容。然而,需要為DDR4T04G72指定最小的PCB解耦,以防止SDRAM核心刷新、讀寫時造成供電下降。解耦還為讀操作提供輸出的驅動電流。

核心的頻率越低,所需的電容越大,而在高頻工作下的驅動開關則需要低電感和更小的電容。您已經完成了原理圖設計、布線、預制時序和信號完整性檢查,分包了PCB的組裝,并驗證了板子能正常加電。

現在可以開始使用存儲器了。但是,在操作之前,必須先初始化DDR4,這樣SDRAM才能識別其工作頻率和延遲參數。 DDR3使用一個分壓器創建Vdd/2,以作為參考來決定DQ信號是0還是1,如圖3所示。DDR4使用一個內部電壓參考,VrefDQ,它的值必須在初始化階段由存儲器控制器設置。此外,SDRAM需要定期校準輸出驅動阻抗和ODT值,以最小化電壓和溫度的變化的影響,這一過程被稱為ZQ校準。在使用DDR4前的最后一步是存儲器訓練,即計算SDRAM和對應控制器之間的讀/寫延遲。如圖6所示,對于連接到FPGA的多個DDR4芯片,可能每個設備與控制器的距離都不同,導致時鐘、strobe和數據之間的飛行時間偏差。寫校準可以補償這些偏差。在fly-back拓撲中,每個芯片在不同的時間接收命令、地址和控制,讀寫中心始終捕獲眼圖的中間位置,確保數據可以可靠地從SDRAM讀取或寫入到SDRAM。存儲器訓練在初始化時校準這些接口,確保操作之前有足夠的余量。

總而言之,DDR4 將使衛星行業實現更高吞吐量的星上處理和更長的采集時間,并應用于全新的地球觀測、空間科學和電信應用,例如超高分辨率圖像、實時流媒體視頻和星上人工智能。如前所述,DDR4 包含新的架構和硬件特性,需要首先考慮這些要素以確保設計的正確性。除了器件的數據手冊,Teledyne e2v 還可提供 DDR4T04G72 的使用指南。

DDR4 將首次允許衛星和航天器制造商使用大存儲帶寬。在過去的 6 年里,我們的商業級應用伙伴一直在使用這種大存儲帶寬。與現有的經過認證的 DDR3 SDRAM 相比,DDR4T04G72可與最新的宇航級 FPGA 和微處理器配合使用,使得:

●   內存帶寬增加62%(0.172 Tb/s,數據速率2.4GT/s),加倍當前的傳輸速度

●   存儲容量增加25%

●   物理尺寸減少 76%

●   功耗減少30%

Rajan Bedi 博士是 Spaceships 公司的 CEO 和創始人,該公司設計和制造一系列先進的 L 到 K 波段的超高吞吐量星上處理器、應答機和 OBC,用于通信、地球觀測、導航、互聯網和 M2M/IoT 衛星。公司還提供宇航電子設計咨詢、航空電子測試、技術營銷、商業智能和培訓服務。

Spaceships 的設計咨詢服務研發定制的衛星和航天器子系統,并為客戶提供建議,例如如何使用和選擇合適的器件,如何設計、測試、組裝和制造宇航電子系統等。我們在 FPGA 的宇航應用培訓課程上教授半導體存儲器的相關內容。



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